Method of making semiconductor devices with reduced parasitic capacitance

Abstract

Abstract Translated from German Zur Herabsetzung einer parasitären Kopplung zwischen mindestens einem in einem Halbleitersubstrat (10) angeordneten Dotierungsgebiet (20) und einer darüber vorgesehenen elektrisch leitfähigen Schicht (28), die über dem Dotierungsgebiet (20) einen größeren Abstand von der Substratoberfläche als außerhalb davon und somit eine unebene Oberfläche aufweist, wird auf die unebene Oberfläche der leitfähigen Schicht (28) eine diese vollständig bedeckende Maskierungsschicht (30), vorzugsweise aus einem Photolack, aufgebracht, so daß eine nunmehr eingeebnete Oberfläche (32) gebildet wird. Anschließend wird von der Maskierungsschicht (30) ein einheitlicher Schichtdickenanteil (L) abgetragen, bis die Oberfläche des Bereiches der elektrisch leitfähigen Schicht (28) mit der höchsten Erhebung freigelegt ist. Daraufhin wird die leitfähige Schicht (28) in dem derart freigelegten Bereich entfernt. Mit dem angegebenen Verfahren lassen sich vorteilhaft kapazitive Eine-FET-Speicheranordnungen mit geringer Bitleitungskapazität aufbauen, wenn die Bitleitung als streifenförmiges Dotierungsgebiet (20) im Substrat (10) ausgeführt Ist und die, vorzugsweise aus polykristallinem Silicium bestehende, leitfähige Schicht (28) als Abschirmschicht bzw. als eine Elektrode der Speicherkondensatoren ausgefürt ist. To reduce parasitic coupling between at least one doping region (20) arranged in a semiconductor substrate (10) and an electrically conductive layer (28) provided above it, which is above the doping region (20) a greater distance from the substrate surface than outside it and thus an uneven one Has a surface, a masking layer (30) covering it completely, preferably made of a photoresist, is applied to the uneven surface of the conductive layer (28), so that a now leveled surface (32) is formed. A uniform layer thickness proportion (L) is then removed from the masking layer (30) until the surface of the region of the electrically conductive layer (28) with the highest elevation is exposed. The conductive layer (28) is then removed in the area exposed in this way. Capacitive one-FET memory arrangements with a low bit line capacitance can advantageously be built up using the specified method if the bit line is designed as a strip-shaped doping region (20) in the substrate (10) and the conductive layer (28), which preferably consists of polycrystalline silicon, serves as a shielding layer or is designed as an electrode of the storage capacitors.

Inventors

• 👤 Wendell Phillips Noble Jr.
• 👤 Richard Alan Unis

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