Semiconductor integrated circuit

Abstract

Abstract Translated from Japanese (57)【要約】 【目的】 フェイルビットアドレス判定試験時にワード 線の短絡を確実に検出する。 【構成】 チップ内部で昇圧電源を発生する昇圧電源発 生回路２と、昇圧電源と同等の電圧を供給する第１の外 部電源７と、第１の外部電源７が接続可能な昇圧電源プ ローブ検査用パッド１とを有し、昇圧電源プローブ検査 用パッド１を、昇圧電源用配線６に電圧降下用の抵抗８ を介して接続したことを特徴とする半導体集積回路であ る。 【効果】 フェイルビットアドレス判定試験時に、短絡 したワード線電位を回路が検出可能な電位まで低下さ せ、短絡したワード線を確実に検出する。 (57) [Summary] [Purpose] To reliably detect a short circuit in a word line during a fail bit address judgment test. [Structure] A step-up power supply generation circuit 2 that generates a step-up power supply inside a chip, a first external power supply 7 that supplies a voltage equivalent to that of the step-up power supply, and a step-up power supply probe test capable of connecting the first external power supply 7 Pad 1 and step-up power supply probe inspection pad 1 connected to step-up power supply wiring 6 and resistor 8 for voltage drop. It is a semiconductor integrated circuit characterized by being connected via. [Effect] During the fail bit address determination test, the short-circuited word line potential is lowered to a potential that can be detected by the circuit, and the short-circuited word line is reliably detected.

Inventors

• 👤 Toshiaki Tsuji
• 👤 敏明 辻
• 👤 Hironori Akamatsu
• 👤 寛範 赤松
• 👤 Hiroyuki Yamauchi
• 👤 寛行 山内

Bibliographic Details