Field programmable gate array

Abstract

Abstract Translated from Japanese (57)【要約】 【目的】 高速回路を含んだ大規模な論理を、１チップ で実現する。 【構成】 アンチヒューズを使用してプログラミングが 行われる１回書き込み型の構造の比較的小規模な第１論 理ブロック７（ＰＬＤ）と、ＳＲＡＭ等のメモリ素子１ ０を使用して繰り返しプログラミングが可能な大規模な 第２論理ブロック８（ＦＰＧＡ）とを内部配線１１を介 して相互に接続するとともに、外部Ｉ／Ｏポート９を介 して外部との間における論理信号等の入出力が行われる ようにした１チップ構成のフィールドプログラマブルゲ ートアレイ６である。 (57) [Abstract] [Purpose] Realize large-scale logic including high-speed circuits in a single chip. A relatively small first logic block 7 (PLD) having a one-time write type structure in which programming is performed using an antifuse, and a memory element 1 such as SRAM. A large-scale second logic block 8 (FPGA) capable of repetitive programming using 0 is connected to each other via an internal wiring 11, and a logic between the external logic block 8 and the outside is connected via an external I / O port 9. The field programmable gate array 6 has a one-chip configuration so that signals and the like can be input and output.

Inventors

• 👤 Eizo Hata
• 👤 栄三 端
• 👤 Kazuaki Aoyama
• 👤 和明 青山
• 👤 Hiroyuki Nakamura
• 👤 浩之 中村

Bibliographic Details